Broadcom基于16nm CMOS工藝的600Gbps DP-QAM64相干光收發(fā)器前端設(shè)計(jì)技術(shù)解析

  簡介

  光通信系統(tǒng)對(duì)更高的數(shù)據(jù)傳輸速率的需求不斷增長，推動(dòng)了對(duì)先進(jìn)調(diào)制格式和高性能收發(fā)器的需求。要實(shí)現(xiàn)每波長 400Gbps 以上的數(shù)據(jù)傳輸速率，有前景的解決方案是采用復(fù)雜的調(diào)制方案，如雙偏振正交幅度調(diào)制(DP-QAM64)。這種調(diào)制格式通過為每個(gè)符號(hào)編碼更多比特來提供更高的頻譜效率，從而在電氣和光學(xué)信道的有限帶寬內(nèi)實(shí)現(xiàn)更高的數(shù)據(jù)傳輸速率。

  在本教程中，我們將探討 Broadcom 設(shè)計(jì)和實(shí)現(xiàn)的 600Gbps DP-QAM64 相干光收發(fā)器前端，其特點(diǎn)是在 16nm CMOS 工藝中采用四個(gè)同步的 105GSps 8 位模數(shù)轉(zhuǎn)換器 (ADC) 和四個(gè)數(shù)模轉(zhuǎn)換器 (DAC)[1]。我們將深入探討包括模數(shù)轉(zhuǎn)換器、數(shù)模轉(zhuǎn)換器和鎖相環(huán) (PLL) 在內(nèi)的關(guān)鍵構(gòu)建模塊，并討論為實(shí)現(xiàn)高性能和高效運(yùn)行而采用的創(chuàng)新技術(shù)。

  相干光收發(fā)器概述

  相干光收發(fā)器采用 DP-QAM 調(diào)制方案，通過單一波長的光收發(fā)數(shù)據(jù)。如圖 1 所示，發(fā)射器由四個(gè) DAC 組成，分別產(chǎn)生兩個(gè)偏振(X 和 Y)的同相(I)和正交(Q)分量。這些信號(hào)通過偏振合束器組合并調(diào)制到光載波上。

圖 1. 基于 ADC/DAC 的相干光 TRX

  在接收端，利用偏振分束器和 90 度混合器將光信號(hào)分成偏振分量。由此產(chǎn)生的四個(gè)信號(hào)(XI、XQ、YI、YQ)通過四個(gè) ADC 轉(zhuǎn)換回電域。數(shù)字化信號(hào)由數(shù)字信號(hào)處理(DSP)模塊處理，以恢復(fù)傳輸數(shù)據(jù)。

  本文的重點(diǎn)是四個(gè) ADC、四個(gè) DAC 以及為轉(zhuǎn)換器生成高速采樣時(shí)鐘的 PLL 的設(shè)計(jì)和實(shí)現(xiàn)。

  ADC 設(shè)計(jì)

  ADC 設(shè)計(jì)采用時(shí)間交錯(cuò)架構(gòu)，以實(shí)現(xiàn) 105GSps 的目標(biāo)采樣率。如圖 2 所示，ADC 由 192 個(gè)單元逐次逼近寄存器 (SAR) ADC 組成，這些 ADC 采用兩級(jí)跟蹤保持 (T/H) 電路進(jìn)行時(shí)間交錯(cuò)。輸入信號(hào)首先由集成了失真消除電路的可變?cè)鲆娣糯笃?(VGA) 放大，以獲得高線性度。

圖 2. ADC 框圖

  VGA 設(shè)計(jì)采用了新穎的失真消除技術(shù)，如圖 3 所示。兩個(gè)差分對(duì)以相反的極性連接，在保持高增益的同時(shí)有效地消除了失真。這種消除技術(shù)依賴于器件尺寸和電流的比率，因此對(duì)工藝、溫度和電壓變化不敏感。

圖 3. 可變?cè)鲆娣糯笃?

  為了解決寬帶 T/H 電路中的電容泄漏問題，采用了超級(jí)源極跟隨器 (SSF) 來驅(qū)動(dòng)采樣電容，如圖 4 所示。SSF 集成了一個(gè)反饋環(huán)路，可擴(kuò)展帶寬并加快沉淀時(shí)間，同時(shí)恒定 gm 偏置電流可減少 PVT 變化。

圖 4. T/H 超級(jí)源極跟隨器

  此外，如圖 5 所示，通過使用具有電容抵消功能的差分采樣開關(guān)，電容泄漏效應(yīng)得到了緩解。該技術(shù)可有效消除差分電容泄漏，從而減少符號(hào)間干擾 (ISI) 和頻率紋波。

圖 5. T/H 中的電容泄漏

  數(shù)模轉(zhuǎn)換器設(shè)計(jì)

  DAC 設(shè)計(jì)采用四分之一速率時(shí)鐘和半速率數(shù)據(jù)結(jié)構(gòu)，如圖 6 所示。這種方法具有多種優(yōu)勢(shì)，包括由于使用 2T 脈沖的內(nèi)部信號(hào)而降低了功耗，由于只有 50% 的空閑分支而減少了寄生電容，以及對(duì)時(shí)鐘/數(shù)據(jù)偏移不敏感。

圖 6. DAC 結(jié)構(gòu)

  為了解決由 I/Q 時(shí)鐘偏移和占空比失真引起的潛在交織尖峰，采用了片上校準(zhǔn)環(huán)路。這些環(huán)路可確保 I 和 Q 時(shí)鐘的精確對(duì)齊，以及精確的占空比校正，從而最大限度地減少特定頻率下的交錯(cuò)脈沖。

  DAC 的三個(gè)最有效位 (MSB) 采用 7 位溫度計(jì)編碼方案，五個(gè)最小有效位 (LSB) 采用二進(jìn)制編碼。這種混合編碼方法在面積效率和線性度性能之間取得了平衡。

圖 7. DAC 框圖

  PLL 設(shè)計(jì)

  PLL 設(shè)計(jì)如圖 8 所示，采用電荷泵架構(gòu)，配備兩個(gè)低噪聲 LC 壓控振蕩器 (VCO)，以覆蓋較寬的頻率范圍。利用差分電荷泵和環(huán)路濾波器來增強(qiáng)抗噪能力。

圖 8. PLL 框圖

  如圖 9 所示，通過帶有大型緩沖器的兩級(jí)時(shí)鐘樹實(shí)現(xiàn)了高效的全局時(shí)鐘分配。每個(gè)緩沖器驅(qū)動(dòng)一個(gè) 1.2 毫米的時(shí)鐘通道，確保整個(gè)芯片的低偏移和低抖動(dòng)時(shí)鐘傳輸。

圖 9. 全局時(shí)鐘分配

  測(cè)量結(jié)果

  600Gbps DP-QAM64 相干光收發(fā)器前端與 DSP 模塊集成在 16nm CMOS 工藝中，表現(xiàn)出令人印象深刻的性能指標(biāo)。如圖 10 所示，模數(shù)轉(zhuǎn)換器的帶寬超過 40GHz，有效位數(shù) (ENOB) 超過 6 位，最高可達(dá) 25GHz。通過失真消除電路，無雜散動(dòng)態(tài)范圍 (SFDR) 超過 50.7dB，通過片上校準(zhǔn)，交錯(cuò)脈沖被抑制在 -60dB 以下(圖 11)。

圖 10. ADC ENOB

圖 11. ADC 頻譜

  DAC 的帶寬超過 35GHz，總諧波失真 (THD) 相當(dāng)于 ENOB 超過 6 位(最高達(dá) 27GHz)(圖 12)。SFDR 在 1GHz 時(shí)達(dá)到 51.6dB，在 25GHz 時(shí)達(dá)到 41.5dB(圖 13)。

圖 12. DAC 總諧波失真

圖 13. DAC 頻譜

  PLL 在 10kHz 至 100MHz 范圍內(nèi)實(shí)現(xiàn)了 51.4fs 的均方根 (RMS) 抖動(dòng)，令人印象深刻，這對(duì)于高速 ADC 和 DAC 保持高 SNDR 非常重要(圖 14)。

圖 14. PLL

  光電環(huán)路星座圖顯示了收發(fā)器的靈活性，支持各種調(diào)制格式(DP-QPSK、DP-QAM16 和 DP-QAM64)以及 200Gbps 至 600Gbps 的數(shù)據(jù)速率(圖 15)。

圖 15. 光電環(huán)路星座圖

  結(jié)論

  600Gbps DP-QAM64 相干光收發(fā)器前端采用 16nm CMOS 工藝實(shí)現(xiàn)，代表了高速光通信領(lǐng)域的重大進(jìn)步。模數(shù)轉(zhuǎn)換器、數(shù)模轉(zhuǎn)換器和 PLL 模塊采用的創(chuàng)新設(shè)計(jì)技術(shù)實(shí)現(xiàn)了卓越的性能指標(biāo)，包括高帶寬、線性度和低抖動(dòng)。

  該收發(fā)器前端可靈活支持各種調(diào)制格式和數(shù)據(jù)速率，適用于長途、城域和 ZR 應(yīng)用，目前已投入量產(chǎn)。這一設(shè)計(jì)的成功實(shí)施為未來高速光收發(fā)器的發(fā)展排除了障礙，從而實(shí)現(xiàn)了更高的數(shù)據(jù)傳輸速率和更有效的光纖容量利用。

  參考文獻(xiàn)

  [1]G. Li, A. Garg, T. He, U. Singh, J. Zhang, L. Rao, C. Liu, M. Nazari, Y. Liu, H. Zhang, T. Ali, H-G. Rhew, J. Ru, D. Cui, A. Nazemi, B. Zhang, A. Momtaz, J. Cao, "18.1 A 600Gb/s DP-QAM64 Coherent Optical Transceiver Front-End with 4x105GS/s 8b ADC/DAC in 16nm CMOS," in Proceedings of the IEEE International Solid-State Circuits Conference (ISSCC) 2024