高速數(shù)字接口測試，讓容限測試更高效

  作者：Andrea Vinci，Tektronix EMEA 技術(shù)市場經(jīng)理

  數(shù)字電路和接口在越來越高的時鐘頻率下的表現(xiàn)非常類似于模擬電路。所以，為了確保新設(shè)計方案和重新設(shè)計的方案中接口的質(zhì)量，必須引入新的測量方法和測量設(shè)備。

  當今車輛中的信息娛樂系統(tǒng)需要的功能，只有借助新型高速顯卡和超快內(nèi)存才能實現(xiàn)。我們所有的數(shù)字社交互動信息都經(jīng)由大型服務(wù)器記錄和處理，它們需要快速地從大功率存儲器中調(diào)取數(shù)據(jù)，并傳輸至各下級系統(tǒng)進行處理。

  大量的圖像不斷被拍攝，并以高分辨率格式保存，它們在各種情況下被發(fā)往 AI 服務(wù)器;先進的算法可快速地處理數(shù)據(jù)，并輸出優(yōu)質(zhì)的結(jié)果。

  一個典型的 AI 服務(wù)器與其他先進的計算機系統(tǒng)一樣：由一個主板和其他一些先進的組件構(gòu)成，如：顯卡、硬盤和大量相連的交換機。所有這些設(shè)備的連接標準均基于 PCI Express (PCIe)。其自 2003 年發(fā)布第一代以來，PCI-SIG 標準便一直致力于完成數(shù)據(jù)率隨每一代 PCIe 的更新翻一番的目標。

  數(shù)據(jù)傳輸速率隨 PCI Express 的代際更新而升高

  數(shù)字電路的挑戰(zhàn)

  然而，處理更高的數(shù)據(jù)傳輸速率意味著電子系統(tǒng)的開發(fā)也需要一步步繼續(xù)發(fā)展，這也需要非常多的技巧和耐心。復雜且相互關(guān)聯(lián)的主板系統(tǒng)和增插卡需要仔細拆解為更小的電路，每個子電路都將作為下一階段的目標進行改進，即使整個電路設(shè)計已經(jīng)完成。

  隨著對帶寬需求的增加，PCIe Gen4 已經(jīng)在各個市場中取代了上一代技術(shù)。與此相適應(yīng)，開發(fā)人員對現(xiàn)行的電路設(shè)計進行不斷更新，交流有關(guān)走線、布線的建議和準則，以最大程度地減少串擾或解決因過孔位置不當導致的 EMI 問題。

  這些開發(fā)人員往往是探路先鋒，他們持續(xù)所面臨的問題是確定潛在的信號衰減可能發(fā)生的位置和原因，以及究竟還存在多大的冗余。簡單地將一個插頭換為更實惠的品類、最后關(guān)頭因為力學原因或者供應(yīng)鏈而導致的引線分配的微調(diào)、固件或硬件的升級，又或者是生產(chǎn)工藝的任何變化都可能是可怕的噩夢，因為解決這些問題需要花費額外的精力和時間來重新對線路板進行設(shè)計。

  TMT4 PCIe性能綜合測試儀

  在主板上應(yīng)用 BIOS 更新可以實現(xiàn)與 NVMx SSD 硬盤間的全速通訊，但也可能引起電氣物理層面上的變化。在固件升級期間，與主板連接且與 CPU 通信的交換機和計時器的配置可能會發(fā)生變化，在變化之后執(zhí)行“通道容限測試”可能會得到不同的測試結(jié)果。抖動限值的改進隨時可能發(fā)生，在綜合模擬工具中進行準確建模是在確定對 PHY 物理層實際產(chǎn)生影響之前的虛擬驗證的關(guān)鍵。然而，模擬并不是總能代表真實的情況，所以仍然必須執(zhí)行物理層面的測試。

  低功耗的 Gen3 和 Gen4 配置常常被重新設(shè)置，以實現(xiàn)潛在的節(jié)能配置。即使在對電源電路進行微調(diào)時，也應(yīng)該確保電源重新接通的步驟足夠快，以滿足連接建立時間的要求，因為僅僅是增加幾毫秒便可能導致形成一種需要重新驗證的新情況。

  然而，在這些場景下，重新對線路設(shè)計進行驗證可能并不經(jīng)濟高效：事實上，對在物聯(lián)網(wǎng)/消費者應(yīng)用中銷售且依舊使用 PCIe Gen3 連接的非關(guān)鍵性低成本產(chǎn)品進行微小的設(shè)計變更后重新花費時間進行實驗室驗證可能并不合理。

  半導體企業(yè)需要遵循復雜的決策路徑，以便針對某設(shè)計變更根據(jù)經(jīng)驗作出是否進行新的驗證的判斷。判斷的標準源于風險和成本分析。

  在此情況下使用到的測試儀器通常為誤碼率測試儀 (BERT) 和示波器。這些儀器也在不斷發(fā)展，以滿足每一代 PCIe 標準的要求，但根據(jù)用戶的經(jīng)驗，這些儀器的操作普遍比較有挑戰(zhàn)性。

  驗證成本不僅僅與硬件的購置成本有關(guān)，而且與執(zhí)行此工作而配備的專家資源的時間成本有關(guān)。一名軟件操作助手可以通過測試來保證進行每項檢測時被測設(shè)備都進行了正確的電氣連接，但是使用 BERT 和帶探頭的示波器的整體過程還是需要一名專家全程進行監(jiān)控。

  以鏈路初始化的驗證為例

  以鏈路初始化為例，它是一個物理層的控制過程，其對于設(shè)備物理層的初始化和將一些設(shè)置應(yīng)用至鏈路是不可或缺的。在正常操作中，這個過程是自動的，但如果您對深度的設(shè)計驗證感興趣，則需要對特定數(shù)據(jù)進行編碼的軟件來允許用戶診斷和監(jiān)控在狀態(tài)轉(zhuǎn)換期間信號發(fā)生的潛在問題。BERT 通常用于精確控制的鏈路訓練和均衡，涵蓋三個關(guān)鍵測試領(lǐng)域：合規(guī)性、容限測試和故障檢測。此外還需要實時示波器，需要高度開發(fā)的應(yīng)用軟件在接收端自動完成復雜的測試過程，并與 BERT 實時通訊，交換配置參數(shù)數(shù)據(jù)。

  容限測試還需要在 PCIe 插槽的每個通道上依次重復一系列固定的步驟，包括設(shè)置觸發(fā)電壓時間。這種涉及多種不同高度開發(fā)設(shè)備的冗長且復雜的工序可能引入人為失誤，進而影響到整個檢測程序的效率。

  Tektronix 并非尋求 BERT/示波器系統(tǒng)的替代品或是已經(jīng)廣泛使用的 On Chip Lane Margining Tool，而是采取了不同的解決方案。

  TMT4 PCIE性能綜合測試儀實時為用戶顯示眼圖。

  TMT4 PCIE性能綜合測試儀開創(chuàng)了業(yè)內(nèi)獨特的、評估 PCIe Gen 3 和 PCIe Gen 4 鏈路運行狀況的功能。

  TMT4 PCIE性能綜合測試儀可連接至大多數(shù)流行的 PCI 形狀因數(shù)，如 CEM、M.2、U.2 和 U.3，能夠與當今可用的大多數(shù) PCIe 設(shè)備進行連接。該TMT4綜合測試儀除顯示眼圖外，還提供了其接收端用來最大化眼圖高度和寬度的補償相關(guān)的信息。

  系統(tǒng)對于發(fā)射器測試提供了兩個重要的數(shù)據(jù)：可以在容限測試儀接收器測量的每個通道/預設(shè)組合的眼圖。容限測試儀的接收器訓練值，用于充分張開眼圖。

  在接收端，可以對測試件的接收器路徑進行功能評估。具體來說，其旨在確定在預期的操作范圍內(nèi)從容限測試儀發(fā)射的信號在錯誤返回之前的衰減程度。

  在這樣的使用情境下，新的 TMT4 PCIE性能綜合測試儀可作為額外的設(shè)備，專注于發(fā)送和接收通道的容限，使用戶在短短幾分鐘內(nèi)評估 PCIe Gen 3 和 PCIe Gen 4 設(shè)備的運行狀況成為可能。

  關(guān)于泰克科技

  泰克公司總部位于美國俄勒岡州畢佛頓市，致力提供創(chuàng)新、精確、操作簡便的測試、測量和監(jiān)測解決方案，解決各種問題，釋放洞察力，推動創(chuàng)新能力。70多年來，泰克一直走在數(shù)字時代前沿。歡迎加入我們的創(chuàng)新之旅，敬請登錄：tek.com.cn