5月14日, Cadence宣布基于中芯國際14nm工藝的10Gbps多協(xié)議PHY研發(fā)成功,這是行業(yè)首個SMIC FinFET工藝上有成功測試芯片的多協(xié)議SerDes PHY IP。
據(jù)介紹,該多協(xié)議SerDes PHY IP具有很強的靈活性,在保證PPA不損失的情況下對設(shè)計進行了簡化。它采用了Cadence經(jīng)過大量量產(chǎn)驗證的Torrent架構(gòu),可以有效的幫助客戶降低產(chǎn)品風(fēng)險,縮短產(chǎn)品上市時間。
圖 1 測試芯片和實際運用場景模擬演示
這個PHY IP可以在單個macro上運行多種協(xié)議,支持從 1Gbps 到 10.3125Gbps的連續(xù)速率,適用于PCIe (Gen 1/2/3),USB 3.1 (Gen1/2),Display Port Tx v1.4,Embedded DisplayPort Tx v1.4b,JESD204b(max 10.3215Gbps),10GBase-R,XFI,SFP+,RXAUI,XAUI,QSGMII/SGMII,以及 SATA 3 (Gen 1/2/3) 等協(xié)議。PCS支持PIPE 4.2接口。
Cadence多協(xié)議SerDes PHY IP的主要特性包括,獨立鏈路的多協(xié)議支持、支持PCIe L1 sub-states、片上終端電阻自動校準(zhǔn)、支持SRIS和內(nèi)部SSC生成、支持多達16 通道(lanes)、支持分叉模式(bifurcation)、支持內(nèi)外部時鐘源動態(tài)檢測、SCAN,BIST,串/并行環(huán)回功能。
這個多協(xié)議SerDes PHY IP可以快速、輕松地集成到SoC系統(tǒng)中,可以與Cadence 或第三方PIPE兼容的控制器進行無縫對接。多協(xié)議SerDes PHY IP為高要求運用的客戶提供了一個低成本、多功能、低功耗的解決方案。不僅為SoC集成商提供卓越的性能與靈活性,同時能夠滿足高性能的設(shè)計要求。
除了10G多協(xié)議 SerDesPHY IP,Cadence 在2019年9月還發(fā)布了SMIC14nm工藝的DDR PHY IP,它采用SMIC自有標(biāo)準(zhǔn)庫單元,支持DDR3/4/LPDDR3/4/X協(xié)議,最高速度可達4266Mbps。SMIC14nm DDR PHY IP 已經(jīng)通過了各項功能和性能的驗證,并且已經(jīng)運用在多個客戶的產(chǎn)品設(shè)計上。
Cadence表示,未來還會推出更多SMIC先進工藝的IP,以滿足客戶多樣化的需求。