目標不止2025！英特爾公布“趕超三星臺積電”戰(zhàn)略：3D堆疊晶體管

  ICC訊  據(jù)報道，日前，美國電腦芯片巨頭英特爾旗下的“組件研究集團”對外公布了多項新技術(shù)，據(jù)稱可以在未來十年幫助英特爾芯片不斷縮小尺寸、提升性能，其中的一些技術(shù)準備將不同芯片進行堆疊處理。

  在美國舊金山舉辦的一次國際半導體會議上，該團隊通過多篇論文公布了上述新技術(shù)。

  過去幾年，在制造更小、更快速的芯片方面(所謂“X納米芯片”)，英特爾輸給了中國臺灣的臺積電和韓國三星電子兩大對手;如今，英特爾正在千方百計重新贏得芯片制造領(lǐng)域的領(lǐng)導者地位。

  此前，帕特·基辛格(Pat Gelsinger)擔任英特爾信任首席執(zhí)行官之后，推出一系列在2025年重新贏得優(yōu)勢地位的商業(yè)發(fā)展規(guī)劃。而這一次該公司技術(shù)團隊推出了一系列“技術(shù)性武器”，幫助英特爾在2025年后一直保持技術(shù)優(yōu)勢。

  據(jù)報道，傳統(tǒng)的芯片制造都是在二維方向上，在特定面積內(nèi)整合更多晶體管。英特爾技術(shù)團隊提出了一個新的技術(shù)突破方向，那就是在三維方向上堆疊“小芯片”(或“芯片瓦”)，從而在單位體積內(nèi)整合更強大的晶體管和計算能力。該公司展示的技術(shù)顯示，可以在相互疊加的小芯片上實現(xiàn)十倍于傳統(tǒng)數(shù)量的通信連接管道，這也意味著未來小芯片一個疊加在另外一個“身上”的空間很廣闊。

  半導體上最重要、最基本的組件是晶體管，它們相當于一個開關(guān)，代表數(shù)字邏輯體系的“1”或“0”狀態(tài)。英特爾在這次大會上公布的一項可能是最重要的研究成果，正好展示了一種相互堆疊晶體管的新技術(shù)。

  英特爾技術(shù)團隊表示，通過晶體管堆疊技術(shù)，可以使得在單位尺寸內(nèi)整合的晶體管數(shù)量增長三成到五成。單位面積的晶體管數(shù)量越多，半導體的性能也就越強大，這正是全球半導體行業(yè)在過去50多年時間里不斷發(fā)展的最重要原因和規(guī)律。

  在接受新聞界采訪時，英特爾“組件研究集團”總監(jiān)兼高級工程師保羅·費舍爾(Paul Fischer)表示，通過把半導體零組件一個堆疊在另外一個身上，英特爾技術(shù)團隊可節(jié)省芯片空間，“我們正減少芯片內(nèi)部連接通道的長度，從而節(jié)省能耗，這樣不僅提高芯片成本效益，更能增強芯片性能。”