用于實(shí)現(xiàn)O-RAN無(wú)線解決方案的5G技術(shù)器件

  將ADRV9029和合適的RF驅(qū)動(dòng)放大器，或RFVGA組合使用時(shí)(訪問(wèn)analog.com/rf了解更多選項(xiàng))，可以輕松構(gòu)建合適的PA、緊湊的室內(nèi)微微蜂窩、室外微微蜂窩或室外微蜂窩5。這些5G技術(shù)器件與幾個(gè)無(wú)源元件組合，就可以構(gòu)成非常緊湊且高效的變送器設(shè)計(jì)，如圖6中的信號(hào)鏈所示。此架構(gòu)的關(guān)鍵優(yōu)勢(shì)在于可能達(dá)到的高水平集成，通過(guò)使用所選的ADI收發(fā)器具備的集成式DPD功能，不但可以實(shí)現(xiàn)極低的實(shí)施成本，還能使功耗降至最低。

  如圖6所示，小型蜂窩變送器系列由環(huán)形器、PA、濾波器和收發(fā)器組成。此外，電路的PA輸出端中包含一個(gè)耦合器，用于監(jiān)測(cè)輸出失真(也可以用于監(jiān)測(cè)天線的VSWR和正向功率)，可以配合DPD使用，以改善發(fā)送功能的運(yùn)行效率，以及改善雜散性能。雖然可以使用外部DPD，但選擇的ADI收發(fā)器包含完全集成的DPD，該DPD采用350 mW或更低的增量功率，具體由給定的PA所需的校正量決定。低功率PA需要進(jìn)行的校正較少，所以DPD消耗的功率更低。此外，由于DPD的帶寬擴(kuò)展完全在收發(fā)器內(nèi)部進(jìn)行，觀察接收器SERDES路徑被完全取消，變送器有效載荷降低，使得集成式DPD將SERDES路徑的數(shù)量降低至外部基帶芯片的一半。FPGA中的等效DPD通常具有10倍以上的功率，對(duì)于低功耗小型蜂窩和大規(guī)模MIMO來(lái)說(shuō)是無(wú)效或低效的。但是，通過(guò)將DPD集成到收發(fā)器中，非常低的功耗和低成本使得DPD能被用于低功耗小型蜂窩中，可以在不增加外部計(jì)算負(fù)擔(dān)的情況下提高效率和變送線性度。

  圖7和圖8顯示ADI的DPD用于低功耗和中功耗小型蜂窩應(yīng)用的示例。圖示的激勵(lì)源是針對(duì)5個(gè)相鄰的20 MHz LTE載波，總共100 MHz。一般來(lái)說(shuō)，LTE要求最低達(dá)到45 dB ACLR，大多數(shù)部署都可以超過(guò)此值。ADI運(yùn)行一個(gè)連續(xù)測(cè)試實(shí)驗(yàn)室，始終會(huì)檢查所有功率等級(jí)的新PA。查看功率放大器測(cè)試報(bào)告，或咨詢工廠，獲取ADI提供的可用的DPD技術(shù)的最新信息，以及最近通過(guò)測(cè)試的PA的列表。

圖6.變送器信號(hào)鏈詳情

圖7.帶和不帶DPD的典型PA頻譜，RF總和為26 dBm

圖8.帶和不帶DPD的典型PA頻譜，RF總和為37 dBm

  它們?nèi)绾谓M合使用?

  圖9顯示完整的信號(hào)鏈，其中包括一些所需的控制信號(hào)。為了提高功效，該電路包含變送和接收信號(hào)功能，以在各自的周期內(nèi)為T(mén)DD啟用和禁用放大器。同樣，它可與FDD配合使用，在插槽未使用時(shí)關(guān)斷電源，以節(jié)省功率。還需要使用LNA開(kāi)關(guān)來(lái)更改LNA上的輸入開(kāi)關(guān)，以將返回的變送功率分流至端電極，而不是分流至內(nèi)核放大器輸入。這些不同的信號(hào)可以由ASIC、FPGA或收發(fā)器生成和編配。

  接收器信號(hào)鏈包括一個(gè)可以相應(yīng)改變數(shù)字?jǐn)?shù)據(jù)流的函數(shù)，以說(shuō)明模擬增益降低的原因，在信號(hào)發(fā)送至低PHY，然后發(fā)送至基帶下游其他部分時(shí)保持絕對(duì)信號(hào)電平。

  此處所示的應(yīng)用適用于單頻段。雖然收發(fā)器使用寬帶且覆蓋至高達(dá)6 GHz的所有頻率，但并非設(shè)計(jì)中的所有器件都是如此。LNA和PA這類器件通常使用頻段，需要根據(jù)支持的頻段進(jìn)行選擇。通常情況下，這些器件在引腳兼容選項(xiàng)中提供，覆蓋6 GHz以下的所有常用頻段，且易于掃描。如此，可以支持所有的常用TDD和FDD頻段，包括用于5G和提議用于O-RAN的頻段。

  時(shí)鐘樹(shù)

  根據(jù)配置，可以使用幾種不同的時(shí)鐘配置。如果需要精確的時(shí)間校準(zhǔn)，則需要使用2級(jí)時(shí)鐘合成。第一級(jí)是通過(guò)ASIC、FPGA或控制器連接至基帶，以準(zhǔn)確計(jì)時(shí)和校準(zhǔn)無(wú)線電數(shù)字化功能。此應(yīng)用要求通過(guò)前傳網(wǎng)路或本地GPS接收器來(lái)處理提供的精確時(shí)間協(xié)議(PTP)信息。如此確保無(wú)線電和基帶處理器知道應(yīng)對(duì)無(wú)線電幀實(shí)施處理的準(zhǔn)確時(shí)間。

  AD9545系列非常適合用于準(zhǔn)確調(diào)節(jié)無(wú)線電的主時(shí)鐘的頻率、相位和時(shí)間。其優(yōu)點(diǎn)在于，可以配置為在無(wú)參考時(shí)鐘的情況下臨時(shí)運(yùn)行，且在與TCXO(溫度補(bǔ)償晶體振蕩器)或OCXO(恒溫晶體振蕩器)耦合之后，且在參考時(shí)鐘出現(xiàn)故障或斷續(xù)的情況下保持精度。

  對(duì)于無(wú)需準(zhǔn)確的時(shí)間校準(zhǔn)的配置，或者作為校準(zhǔn)的第二級(jí)，需要使用時(shí)鐘分配器件。分配器件的作用在于，為整個(gè)無(wú)線電生成時(shí)鐘范圍。這包括JESD、eCPRI、以太網(wǎng)、SFP所需的范圍，以及整個(gè)無(wú)線電的其他關(guān)鍵信號(hào)所需的范圍。AD9528提供14種不同速率的低抖動(dòng)時(shí)鐘，包括支持JESD204B/JESD204C器件時(shí)鐘和SYSREF信號(hào)功能。

  2級(jí)時(shí)鐘框圖如圖10所示。對(duì)于無(wú)需準(zhǔn)確校準(zhǔn)時(shí)間的應(yīng)用，可以去掉或旁路AD9545，僅使用AD9528。系統(tǒng)的輸入時(shí)鐘來(lái)自于基本的網(wǎng)絡(luò)定時(shí)，由以太網(wǎng)功能塊或FPGA中的基帶和網(wǎng)絡(luò)功能恢復(fù)，具體由實(shí)際架構(gòu)決定?？梢愿鶕?jù)無(wú)線電的具體要求選擇多種備用配置，此處只顯示一種表示方法。

圖9.完整的收發(fā)器信號(hào)鏈

圖10.時(shí)鐘樹(shù)示例

  功率

  功耗是由多種因素決定的。這些因素包括選擇的FPGA、采用的功能、選擇的收發(fā)器、啟用的選項(xiàng)、所需的時(shí)鐘樹(shù)，以及生成的RF功率。

  實(shí)施O-RAN CUS和M面處理的典型中等范圍FPGA SoC，加上與IEEE 1588 v2 PTP堆棧同步，會(huì)消耗約15 W。典型的ADRV9029收發(fā)器會(huì)消耗5 W至8 W，由TDD或FDD配置，以及啟用的DFE功能的范圍決定。為此，必須增加時(shí)鐘功率、接收器功率、變送器功率，以及其他功率。表2顯示系統(tǒng)(不包括變送器鏈)的功耗總和示例，功率輸出等級(jí)不同時(shí)，該值存在很大差異。

  將無(wú)線電的功耗相加，Tx:Rx在70:30占空比下的總功耗為26 W至29 W，具體由實(shí)際采用的無(wú)線電配置決定(不包括與PA相關(guān)的功耗)。表3顯示少數(shù)幾個(gè)PA功耗示例。由于PA主要在AB類晶體管的線性范圍內(nèi)工作，所以它們的效率在20%到50%之間。在這個(gè)范圍內(nèi)，集成式DPD大有優(yōu)勢(shì)。即使對(duì)于小帶寬、低功耗PA，幾十mW的DPD功耗也會(huì)抵消PA效率的改進(jìn)。

表2.預(yù)算功耗

表3.變送功耗

  對(duì)于低功耗小型蜂窩，增加約2.5 W額外功率會(huì)讓總功耗增加至約30 W，對(duì)于由PoE解決方案供電的無(wú)源冷卻室內(nèi)小型蜂窩非常合適。

  一種潛在的PoE解決方案如圖11所示。該解決方案包括LT4321橋控制器，它使得MOS晶體管可以用作理想的二極管，而不是整流器，其優(yōu)點(diǎn)在于可以大幅提高效率。其后接LT4295，這是一個(gè)符合802.3bt標(biāo)準(zhǔn)的PD器件。還可以后接合適的本地穩(wěn)壓器，以滿足之前的表中所示的要求，按照需要提供高達(dá)90+ W的功率。

圖11.PoE隔離式小型蜂窩電源解決方案

  除了PoE轉(zhuǎn)換器件外，還可以使用許多其他器件來(lái)支持小型蜂窩參考設(shè)計(jì)。其中包括基礎(chǔ)器件，例如ADP5054系列，該系列專用于為ADI收發(fā)器、許多其他降壓轉(zhuǎn)換器和低噪聲LDO穩(wěn)壓器供電，如圖12所示。

  選項(xiàng)

  這個(gè)無(wú)線電架構(gòu)的一大優(yōu)點(diǎn)是：它非常靈活，可以滿足多種市場(chǎng)需求。此架構(gòu)針對(duì)多種應(yīng)用進(jìn)行優(yōu)化，包括FDD和TDD。它可以在低、中和高頻段內(nèi)保持高性能，非常適合小型蜂窩到大規(guī)模MIMO平臺(tái)?？梢栽谧兯推骱徒邮掌麟娐分羞M(jìn)行不同的權(quán)衡取舍，以優(yōu)化成本、尺寸、重量和功率。雖然本部分側(cè)重于更高的性能和集成，但可以通過(guò)選擇稍微不同的選項(xiàng)，做出可以改善成本的取舍。

  例如，一些低功耗PA不需要使用驅(qū)動(dòng)放大器，可以不要求配備。對(duì)于許多小型蜂窩應(yīng)用來(lái)說(shuō)，RF功率都較低，所以可以使用簡(jiǎn)單的TR開(kāi)關(guān)來(lái)替代環(huán)形器。最后，如果只需要局域性能，可以使用簡(jiǎn)單的單級(jí)LNA來(lái)替換雙級(jí)LNA。結(jié)果是，成本更低的選項(xiàng)仍然能夠提供不錯(cuò)的無(wú)線電性能。實(shí)例如圖13所示。還可以使用許多其他排列，在廣泛的頻率和功率選項(xiàng)內(nèi)，滿足多種可能。

圖12.適用于小型蜂窩應(yīng)用的典型功率樹(shù)

圖13.備用的收發(fā)器信號(hào)鏈

圖14.5G原型平臺(tái)，包括可重新選擇頻段的RF前端

  結(jié)論

  本文所述的5G技術(shù)器件適用于通信應(yīng)用，支持實(shí)現(xiàn)適合5G開(kāi)發(fā)的低成本器件，尤其是實(shí)現(xiàn)O-RAN O-RU解決方案的器件。其中包括來(lái)自RadioVerse系列的器件、RF放大器、時(shí)鐘恢復(fù)/同步，以及以太網(wǎng)供電/負(fù)載點(diǎn)調(diào)節(jié)。這些高度集成的器件組合可用于實(shí)現(xiàn)5G小型蜂窩、宏蜂窩、微蜂窩和大規(guī)模MIMO應(yīng)用。

  與FPGA、eASIC或ASIC中提供的合適的PHY和軟件組合使用時(shí)，可以開(kāi)發(fā)完整的O-RU解決方案，如圖14所示。此解決方案是與Intel®、Comcores和Whizz Systems等合作伙伴共同開(kāi)發(fā)的。這些解決方案不僅滿足所需的RF特性，而且滿足部署低成本、高性能O-RAN平臺(tái)所需的成本和功率預(yù)算。

  來(lái)源

  1、ftp://ftp.3gpp.org/specs/latest/Rel-15/38_series/

  2、O-RAN聯(lián)盟。

  3、“O-RAN： 朝向開(kāi)放和智能的RAN發(fā)展。”O-RAN聯(lián)盟，2018年10月。

  4、Brad Brannon。 “零中頻的優(yōu)勢(shì)：PCB尺寸減小50%，成本降低三分之一?！薄赌M對(duì)話》，第50卷第3期，2016年9月。

  5、規(guī)格。 O-RAN聯(lián)盟。

  作者簡(jiǎn)介

  Brad Brannon自北卡羅來(lái)納州立大學(xué)畢業(yè)至今，已在ADI公司工作37年。在ADI公司，他先后在設(shè)計(jì)、測(cè)試，應(yīng)用和系統(tǒng)工程等領(lǐng)域擔(dān)任多個(gè)職位。目前，Brad負(fù)責(zé)開(kāi)發(fā)O-RAN參考設(shè)計(jì)，為這些客戶提供支持。Brad撰寫(xiě)過(guò)多篇論文和應(yīng)用筆記，主題涉及數(shù)據(jù)轉(zhuǎn)換器計(jì)時(shí)、無(wú)線電設(shè)計(jì)、ADC測(cè)試等。聯(lián)系方式：brad.brannon@analog.com。