Marvell基于5nm工藝用于800Gbps相干光通信的發(fā)射器解說(shuō)

  簡(jiǎn)介

  云計(jì)算和人工智能推動(dòng)了數(shù)據(jù)流量的指數(shù)級(jí)增長(zhǎng)，從而刺激了對(duì)更高速相干光通信鏈路的需求。下一代相干光通信的目標(biāo)是每波長(zhǎng) 800Gb/s，即波特率超過(guò) 139GBd，發(fā)射器數(shù)模轉(zhuǎn)換器(DAC)的采樣頻率介于 60-160GS/s 之間。要在滿足大帶寬(>60GHz)、低隨機(jī)抖動(dòng)(<100fs)和多通道同步等嚴(yán)格要求的同時(shí)實(shí)現(xiàn)如此高速度，極具挑戰(zhàn)性。本教程討論Marvell在ISSCC2024發(fā)表的 8 位 160GS/s、57GHz 帶寬的交錯(cuò)時(shí)間 DAC 和基于驅(qū)動(dòng)器的發(fā)射器，采用了新穎的校準(zhǔn)技術(shù)來(lái)克服這些設(shè)計(jì)障礙[1]。

  相干光收發(fā)器架構(gòu)相干光收發(fā)器架構(gòu)由發(fā)射器(TX)和接收器(RX)組成，如圖 1 所示。發(fā)送器采用四個(gè)同步信道來(lái)產(chǎn)生兩個(gè)極化的同相和正交分量。每個(gè)通道都包含一個(gè)時(shí)間交錯(cuò) DAC 和串行器，以實(shí)現(xiàn)所需的高采樣率。

  圖 1. 相干光學(xué)發(fā)射機(jī)

  設(shè)計(jì)挑戰(zhàn)- 波特率 > 139GBd：DAC 必須以 60-160GS/s 的最低采樣頻率運(yùn)行，以支持超過(guò) 139GBd 的波特率。- 大帶寬：發(fā)射機(jī)輸出的帶寬必須大于 60GHz，以盡量減少符號(hào)間干擾。- 低隨機(jī)抖動(dòng)：隨機(jī)抖動(dòng)應(yīng)小于 100fs rms，以確保接收器能可靠地恢復(fù)數(shù)據(jù)。 - 通道同步：四個(gè)通道必須精確同步，以避免因時(shí)間交錯(cuò)架構(gòu)中 100 多個(gè)分頻器之間的延遲不匹配而導(dǎo)致功能故障。 通道和時(shí)交串行器同步如圖 4 所示，時(shí)間交錯(cuò)串行器中各分頻器之間的上電延遲不確定性會(huì)導(dǎo)致 DAC 片和串行器輸出之間的不對(duì)齊，從而造成功能故障。為了解決這個(gè)問(wèn)題，使用了一條具有自動(dòng)相關(guān)性的模擬環(huán)回路徑來(lái)測(cè)量延遲失配，然后通過(guò)調(diào)整每個(gè)通道的延遲線來(lái)均衡數(shù)字域(圖 6)。這種同步技術(shù)使所有通道和串行器片段都能正常工作。

  圖 2. 相干發(fā)射機(jī)的設(shè)計(jì)挑戰(zhàn)

  圖 3. 通道和 TI 串行器同步

圖 4. 通道與 TI 串行器同步

圖 5. 通道和 TI 串行器同步

圖 6.提出的同步方法

  交錯(cuò)時(shí)間 DAC 架構(gòu)和校準(zhǔn)DAC 內(nèi)核采用具有 8 個(gè)片段的時(shí)間交錯(cuò)架構(gòu)，以實(shí)現(xiàn) 160GS/s 的采樣率(圖 7)。每個(gè)片由 2 位溫度計(jì)編碼和 6 位二進(jìn)制加權(quán) DAC 組成。實(shí)現(xiàn)高帶寬時(shí)間交錯(cuò) DAC 的主要挑戰(zhàn)包括時(shí)序失配、增益失配和片間偏移，以及求和節(jié)點(diǎn)處負(fù)載電容的增加。

圖 7. DAC 核心架構(gòu)：時(shí)間交錯(cuò)

  為了減輕這些損害，擬議的設(shè)計(jì)采用了多種校準(zhǔn)技術(shù)。采用脈寬調(diào)制方案將 DAC 單元的歸零 (RZ) 輸出轉(zhuǎn)換為非歸零 (NRZ)，從而提高線性度并減少高頻尖峰(圖 8-10)。

圖 8. DAC 單元結(jié)構(gòu)

圖 9. 脈沖寬度校準(zhǔn)

圖 10. 脈沖寬度校準(zhǔn)

  此外，還采用了基于自適應(yīng)濾波器的校準(zhǔn)方法，以解決整個(gè) DAC 片的定時(shí)、增益和偏移失配問(wèn)題(圖 11)。該技術(shù)采用反饋回路來(lái)感測(cè)和校正損傷，自適應(yīng)濾波器對(duì)模擬電路行為進(jìn)行建模。上升沿時(shí)序、增益和偏移通過(guò)專用反饋環(huán)路進(jìn)行校準(zhǔn)，而下降沿則通過(guò)占空比失真(DCD)環(huán)路進(jìn)行校準(zhǔn)。自動(dòng)增益控制 (AGC) 塊可優(yōu)化 ADC 輸入端的動(dòng)態(tài)范圍。

  圖 11. 建議的失配校準(zhǔn)

  基于自適應(yīng)濾波器的校準(zhǔn)的主要優(yōu)點(diǎn)包括：- 使用實(shí)際傳輸數(shù)據(jù)在前景或背景中運(yùn)行，無(wú)需復(fù)制電路。- 使用單個(gè)傳感器校準(zhǔn)所有損傷，減少開銷。 - 校準(zhǔn)引擎可在適配收斂后關(guān)閉，從而最大限度地降低功耗。- 它為驅(qū)動(dòng)器輸出增加了最小的電容負(fù)載，從而保留了帶寬。

  DAC 和驅(qū)動(dòng)器架構(gòu)為了在最大限度降低功耗的同時(shí)實(shí)現(xiàn)所需的高帶寬，DAC 采用了低擺幅輸出來(lái)驅(qū)動(dòng)高帶寬輸出驅(qū)動(dòng)器(圖 12-13)。與具有較高擺幅的純 DAC 架構(gòu)相比，這種方法可節(jié)省 35% 以上的功耗。驅(qū)動(dòng)器輸出電容通過(guò) DAC 和驅(qū)動(dòng)器之間的電感峰值以及在高電容節(jié)點(diǎn)上使用 T 型線圈等技術(shù)來(lái)降低。

圖 12. 帶驅(qū)動(dòng)器的 DAC 架構(gòu)

圖 13. 帶驅(qū)動(dòng)器的 DAC 架構(gòu)

  測(cè)量結(jié)果發(fā)射器采用 5nm CMOS 工藝實(shí)現(xiàn)，有四個(gè)發(fā)射機(jī)通道(HI、HQ、VI、VQ)和一個(gè) PLL，占地面積為 3.8x0.86 mm2?；谧赃m應(yīng)濾波器的校準(zhǔn)有效地減少了 ~18dB 的尖峰，將 976MHz 時(shí)的 ENOB 從 5.07 提高到 7.07(圖 14)。DAC 和驅(qū)動(dòng)器的測(cè)量帶寬超過(guò) 57GHz，實(shí)現(xiàn)了 279.2Gbps 的 PAM4 數(shù)據(jù)傳輸速率，擺幅為 650mV(圖 20-21)。該發(fā)射器具有最先進(jìn)的能效，模擬功耗低于 0.9pJ/b，不包括 PLL 和數(shù)字電路。

圖 14. 測(cè)量結(jié)果

圖 15. 校準(zhǔn)測(cè)量結(jié)果

圖 16. DAC 驅(qū)動(dòng)器帶寬測(cè)量

圖 17. PAM4 眼圖

表 1. 對(duì)比表

  結(jié)論本文介紹了Marvell基于時(shí)間交錯(cuò) DAC 和驅(qū)動(dòng)器的高速發(fā)射器集成電路，設(shè)計(jì)用于下一代 800Gb/s 相干光通信系統(tǒng)。所提出的架構(gòu)采用了新穎的校準(zhǔn)技術(shù)，包括信道和串行器同步、脈寬校準(zhǔn)和基于自適應(yīng)濾波器的校準(zhǔn)，以克服高帶寬、低抖動(dòng)和多信道同步的挑戰(zhàn)。測(cè)量結(jié)果表明，該系統(tǒng)的帶寬超過(guò) 57GHz，PAM4 數(shù)據(jù)傳輸率高達(dá) 279.2Gbps，同時(shí)模擬能效高達(dá) 0.9pJ/b。這些成果為實(shí)現(xiàn)高性能、高能效的相干光收發(fā)器克服障礙，使其能夠支持云計(jì)算和人工智能應(yīng)用日益增長(zhǎng)的數(shù)據(jù)需求。

  參考文獻(xiàn)

  [1]F. Ahmad et al., "An 8-bit 160GS/s, 57GHz Bandwidth Time-Interleaved DAC & Driver Based Transmitter with Adaptive Calibration for 800Gb/s Coherent Optical Applications in 5nm," in ISSCC 2024.