為硅基光電子工藝平臺設計高效率、允許高制造容差的雙層光柵耦合器

  引言

  硅基光電子技術利用成熟的 CMOS 制造工藝，已成為實現(xiàn)高度集成光路的一個前景廣闊的平臺。最廣泛采用的平臺是絕緣體上硅（SOI）平臺，硅核心與二氧化硅包層之間的高折射率對比可實現(xiàn)緊約束光波導。然而，這些納米級 SOI 波導與標準單模光纖之間存在明顯的模式尺寸不匹配，這對光纖到芯片的高效耦合提出了嚴峻的挑戰(zhàn)。

  光柵耦合器（GC）因其晶圓尺寸兼容性、寬松的光纖對準公差以及可集成在芯片表面任意位置的能力，已被廣泛采用為硅光子學中光纖到芯片耦合的解決方案。雖然在基板中嵌入金屬背反射器的 GC 可以實現(xiàn)很高的耦合效率，但其制造可能具有挑戰(zhàn)性，而且可能需要非 CMOS 兼容材料。

  本文介紹為 220 nm 厚 SOI 平臺設計高效、耐制造的雙層 GC 的策略。通過引入經(jīng)過光柵化處理的非晶硅（a-Si）或非晶鍺（a-Ge）頂層，耦合效率值可超過 -0.3 dB。

  雙層光柵耦合器布局如圖 1（a）所示，擬議的雙層光柵設計由厚度為 220 nm、蝕刻深度為 110 nm 的底層組成，作為光導層。在這層之上，有一個 20 納米的二氧化硅間隔層，間隔層是一個完全蝕刻的頂層，厚度各不相同（a-Si 或 a-Ge）。

  底層和頂層都具有線性光柵化填充因子，光柵化函數(shù)的符號相反。此外，每個散射元件的光柵周期都經(jīng)過重新計算，以滿足整個 GC 長度的布拉格條件。采用的最小特征尺寸為 60 納米，與電子束光刻技術兼容。

  圖 1：（a）雙層光柵耦合器（GC）示意圖；（b）單層和雙層 GC 跨波長耦合效率（CE）的 3D-FDTD 仿真結(jié)果。單層參數(shù)：Rbot = 0.0275 μm^-1，zf = 6.2 μm，T = 700 nm。帶有 a-Si 覆蓋層的雙層：htop = 100 nm，Rbot = 0.0291 μm^-1，Rtop = 0.0221 μm^-1，zf = 6.5 μm，T = 540 nm。帶有 a-Ge 疊層的雙層：htop = 77 nm，Rbot = 0.0322 μm^-1，Rtop = 0.0167 μm^-1，zf = 6.5 μm，T = 550 nm。其他規(guī)格包括：hbot = 220 nm，e = 110 nm，B = 2 μm，θ = 14.5°，s = 20 nm，F(xiàn)in，bot = 0.9，F(xiàn)in，top = 0.1，GC 寬度 = 14 μm。數(shù)值模擬和結(jié)果GC 設計過程包括兩個步驟。首先，只考慮底層，通過掃描蝕刻深度、底層線性光暈系數(shù)和光纖到光柵的距離參數(shù)，使用 2D-FDTD 仿真優(yōu)化其在 1550 nm 波長的耦合效率。隨后對優(yōu)化后的單層 GC 進行 3D-FDTD 仿真，結(jié)果如圖 1（b）所示，1550 nm 處的峰值耦合效率為-1.67 dB，1dB 帶寬為 34.8 nm。

  第二步，引入頂層（a-Si 或 a-Ge），并對參數(shù)空間進行粒子群優(yōu)化，包括頂層厚度、光暈系數(shù)和光纖到光柵的距離。如圖 1（b） 所示，優(yōu)化后的雙層 GC 在 1550 nm 波長處的峰值耦合效率為 -0.29 dB，1dB 帶寬為 32.2 nm，而 a-Ge 覆層變體的峰值耦合效率為 -0.27 dB，1dB 帶寬為 32.4 nm。

  制造容差分析通過研究峰值耦合效率對頂層厚度變化和傳播方向?qū)渝e位的依賴性，評估了雙層 GC 對制造誤差的敏感性。

  如圖 2（a） 所示，與 a-Ge 變體相比，a-Si 疊層 GC 由于折射率較低和尺寸較大，對頂層厚度變化的耐受性更好。如圖 2（b）所示，兩種設計對層錯位的制造容差都比較寬松。

  圖 2. GC 對關鍵制造參數(shù)的敏感性：CE1550 對 （a） 頂部厚度 htop 變化和 （b） 層錯位的依賴性。

結(jié)論

本文介紹設計高效雙層 GC 的策略，其基礎是在 220 nm 厚的 SOI 平臺上使用 a-Si 或 a-Ge 疊層。數(shù)值模擬顯示，這兩種方法在電信 C 波段的峰值耦合效率值均大于 -0.3dB，1dB 帶寬均大于 32 nm。就疊層厚度而言，非晶硅疊層 GC 具有更好的制造容差，而兩種設計對層錯位的制造容差都比較寬松。

  所提出的雙層 GC 設計為硅基光電子集成電路中高效、穩(wěn)健的光纖到芯片耦合提供解決方案，使從電信到傳感和計算等各種應用中的高性能光互連成為可能。